Electronic System Synthesis an der Karlsruher Institut für Technologie

Karteikarten und Zusammenfassungen für Electronic System Synthesis an der Karlsruher Institut für Technologie

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Metropolis criterium

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Cost functions for placement

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Simulated annealing

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Kerninghan-Lin

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Placement

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LUT Based FPGA

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Standard Cells

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Quine/McCluskey

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Prime implicant table

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Shannon-Tree minimization

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Properties of BDD

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Electronic System Synthesis

Metropolis criterium

random(0,1) ≤ min(1, e…)

e^((-(c(s_new)-c(s))/T)

Due to non improvements being accepted with a certain probability has hillclimbing feature.

Electronic System Synthesis

Cost functions for placement

  1. Net length based (source-drain tree, minimal spanning tree, maximal steinertree (np-hard), weitgehend breadth (simple))
  2. Net density (maximum cut line, maximum density, netlength)

Electronic System Synthesis

Simulated annealing

Stochastic method, analogy to physical solid.

  1. Begin with start state and temperature
  2. While not stationary randomly modify state in the local neighborhood
    1. Accept new state if cost is lower or based on metropolis criterium with probability.
  3. Lower temprature
  4. Stop when converged and no further improvements.

Since cost is calculated in each loop it has to be cheap to calculate.

Electronic System Synthesis

Kerninghan-Lin

Reduce communication cost for partitioning

  1. Create initial partition randomly, all nodes are movable
  2. Swap 2 nodes, external connections become internal and other way
    1. Try all combinations for nodes and choose best.
    2. Lock swapped nodes
  3. Repeat for non locked nodes
  4. Select best step after all nodes are locked
  5. Take solution and start algorithm again (4-6 times total)

➔ Hill climbing due to non improvements that are accepted. 

➔ Global optimum might not be found due to lockig.

Electronic System Synthesis

Placement

  1. Partitioning  If too complex for one FPGA split into multiple and optimize communication
  2. Floorplanning and placement Alignment of components
  3. Wiring Connect components
  4. Compaction Compress layout

Placement problem NP-hard, greedy chooses best alternative and halts in local optimum. Use heuristic to minimize cost function.

Electronic System Synthesis

LUT Based FPGA

Too many possibilities for pattern matching. Goal: Minimize number of LUTs or minimum number of stages. Each LUT has k (typical 5) inputs and 1 output. As long as input and output count is kept it can contain arbitrary amount of gates.

Electronic System Synthesis

Standard Cells

Library of standard combinations of logic gates. All with the same height to reduce layouting complexity.

Electronic System Synthesis

Quine/McCluskey

  1. Compute prime implicants based on minterms (merge possible if they only differ in one position), If merge possible original terms are not prime
  2. Classify in essential (only one covering a specific 1), redundant (covered by aggregated essentials) and selectable prime implicants (rest of prime implicants)
  3. Execute PIT method for selectable prime implicants
  4. Add essential prime implicants back to the list

Electronic System Synthesis

Prime implicant table

Determine minimal cover based on theorem that minimal cover is prime.

  1. Create matrix with prime implicants as columns and minterms as rows
  2. 1 if minterm is covered by prime implicant 0 else
  3. Multiply with vector x that selects which prime implicants to use (1 if used 0 else)
  4. Check that each value in resulting vector is at least 1
  5. Try all permutations of x
  6. Select x with minimum cardinality (least amount of prime implicants selected)

➔ Brute force approach trying all possible combinations

Electronic System Synthesis

Shannon-Tree minimization

  • Rule 1: Remove identical cubes in cofactors and add it to result
  • Rule 2: Remove covered cube from cofactors and add it to result, leave covering cube in cofactors

Electronic System Synthesis

Properties of BDD

  • Nodes represent decision variables, leaves the function value (0 or 1)
  • Each node has to childs one for true, one for false case.
  • Variables have to be in the same order in all paths
  • Functions identical if BDDs are isomorphic
  • Linear in time and memory for most function
  • Size of BDD depends on arrangement of variables

Electronic System Synthesis

VHDL

Entity  Defined interface

Architecture  Defines implementation

Configuration Defined implementation to choose for architecture.

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