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Lernmaterialien für HDL an der Hochschule Coburg

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TESTE DEIN WISSEN


Unterschied Cuncurrent & Sequenzieller Bereich?

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TESTE DEIN WISSEN

Concurrent: Alles wird gleichzeitig verarbeitet. Aufruf wenn sich einer der Bedingungen rechts ändert. 

Sequenziell: Wird Zeile für Zeile ausgeführt. Spätere Zuweisungen überschreiben frühere Zuweisungen. 

 

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TESTE DEIN WISSEN


Was muss beachtet werden bei einem Prozess mit sensitivity list?

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TESTE DEIN WISSEN

Kein Wait verwenden, da sonst der Prozess evt neu gestartet werden kann während er noch im Waitzustand ist => Prozess mehrfach gleichzeitig gestartet. 

Dies passiert, da sich die Signale geupdatet werden im Waitzustand was ansonsten nur am Ende des Prozesses vorkommt. Neues Signal => evt neuer Prozessstart. 

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TESTE DEIN WISSEN

T_cq, T_k, T_su

f_max? 

T_min?

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TESTE DEIN WISSEN

T_cq: Time FFL Eingang bis Ausgang

T_k: Time Kombinatorik (längster Kombinatorik bei mehreren)

T_su: Setup-Time

T_min=T_cq+T_k+T_su

f_max= 1/T_min

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TESTE DEIN WISSEN

Tastenentprellung: 

Auf welches Muster wird reagiert und warum? 

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TESTE DEIN WISSEN

Es muss auf die 1110 reagiert werden, da die 1111 deutlich länger anliegt und daher zuviele impulse ausgegben werden. Darüber hinaus gedeuten drei aufeinanderfolgende einsen, dass das Signal gut entprellt ist. 

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TESTE DEIN WISSEN

Wie schiebt man von L nach R und von R nach L? 

Was wird verwendet wenn zuerst MSB oder LSB gesendet wird? 

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TESTE DEIN WISSEN

MSB zuerst => 

Von R nach L: 

shift <= shift (6 downto 0) & serData; 


LSB zuerst=>

Von L nach R: 

shift <= serData & shift(7 downto 1); 




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TESTE DEIN WISSEN

Takt erstellen


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TESTE DEIN WISSEN

prozess begin

     clk <= '0' wait for periode/2;

     clk <= '1' wait for periode/2;

end prozess;

reset<= '1', '0' after periode*3;

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TESTE DEIN WISSEN

Array ("1111000", "11001100" ,"11000011" ,"11001001" ) deklarieren

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TESTE DEIN WISSEN

type dsType is array (1 to 4) of std_logic_vector (7downto 0); 

constant dataStream : dsType := ("1111000", "11001100" ,"11000011" ,"11001001" ); 

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TESTE DEIN WISSEN

DataStrom beschrieben

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TESTE DEIN WISSEN

process begin

         valid <= '0'; serData <= '0';

         wait until reset='0';

         wait for period*2;

         for j in 1 to 4 loop     -- Wortschleife

             for i in 0 to 7 loop -- Bitschleife

                 serData <= dataStream(j)(i);

                 valid <= '1';

                 wait for period;

             end loop;

             valid <= '0';

             wait for period*3;--Warten zwischen den einzelnen Wörten

         end loop;

                  wait;

     end process;

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TESTE DEIN WISSEN

Was ist bei Steuersignalen zu beachten? 

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TESTE DEIN WISSEN

Default außerhalb von Finite State Machine zu setzten damit immer nur eine Takt lang das gesetzte Signal gesetzt ist und nicht aus versehen  länger 

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TESTE DEIN WISSEN

Wie kann die Latenzzeit verkürzt werden? 


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TESTE DEIN WISSEN

-Beschreibung der Ausgänge im Übergang und nicht im Einzelnen State.

-Abfrageparameter ändern. (zum Bsp nicht bis 7 zählen sondern nur bis 6) 

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TESTE DEIN WISSEN

Was ist bei Rechenfunktionen zu beachten? 

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TESTE DEIN WISSEN

Kein /, mod, rem  nicht verwenden für Hardware nur für Simulation. 

Signed kann nicht mit  unsigned verrechnet werden da die Zahlen unterschiedlich groß sind( unsigned kein Vorzeichen => ein Bit größer als signed) 

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TESTE DEIN WISSEN

Was ist bei Vergleichen zu beachten? 

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TESTE DEIN WISSEN

Das die zu verlgeichende Zahl auch in dem Vergleichsvektor darstellbar ist. 

signal count : unsigned (3 down to 0) ---entspricht 4 Bit

ref <= '0';

if count = 19 then

   ref<='1'; 

end if;

!!! Nie war da 19 nicht mit 4Bit darstellbar ist. 19=> 5Bit werden gebraucht. 

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Q:


Unterschied Cuncurrent & Sequenzieller Bereich?

A:

Concurrent: Alles wird gleichzeitig verarbeitet. Aufruf wenn sich einer der Bedingungen rechts ändert. 

Sequenziell: Wird Zeile für Zeile ausgeführt. Spätere Zuweisungen überschreiben frühere Zuweisungen. 

 

Q:


Was muss beachtet werden bei einem Prozess mit sensitivity list?

A:

Kein Wait verwenden, da sonst der Prozess evt neu gestartet werden kann während er noch im Waitzustand ist => Prozess mehrfach gleichzeitig gestartet. 

Dies passiert, da sich die Signale geupdatet werden im Waitzustand was ansonsten nur am Ende des Prozesses vorkommt. Neues Signal => evt neuer Prozessstart. 

Q:

T_cq, T_k, T_su

f_max? 

T_min?

A:

T_cq: Time FFL Eingang bis Ausgang

T_k: Time Kombinatorik (längster Kombinatorik bei mehreren)

T_su: Setup-Time

T_min=T_cq+T_k+T_su

f_max= 1/T_min

Q:

Tastenentprellung: 

Auf welches Muster wird reagiert und warum? 

A:

Es muss auf die 1110 reagiert werden, da die 1111 deutlich länger anliegt und daher zuviele impulse ausgegben werden. Darüber hinaus gedeuten drei aufeinanderfolgende einsen, dass das Signal gut entprellt ist. 

Q:

Wie schiebt man von L nach R und von R nach L? 

Was wird verwendet wenn zuerst MSB oder LSB gesendet wird? 

A:

MSB zuerst => 

Von R nach L: 

shift <= shift (6 downto 0) & serData; 


LSB zuerst=>

Von L nach R: 

shift <= serData & shift(7 downto 1); 




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Q:

Takt erstellen


A:

prozess begin

     clk <= '0' wait for periode/2;

     clk <= '1' wait for periode/2;

end prozess;

reset<= '1', '0' after periode*3;

Q:

Array ("1111000", "11001100" ,"11000011" ,"11001001" ) deklarieren

A:

type dsType is array (1 to 4) of std_logic_vector (7downto 0); 

constant dataStream : dsType := ("1111000", "11001100" ,"11000011" ,"11001001" ); 

Q:

DataStrom beschrieben

A:

process begin

         valid <= '0'; serData <= '0';

         wait until reset='0';

         wait for period*2;

         for j in 1 to 4 loop     -- Wortschleife

             for i in 0 to 7 loop -- Bitschleife

                 serData <= dataStream(j)(i);

                 valid <= '1';

                 wait for period;

             end loop;

             valid <= '0';

             wait for period*3;--Warten zwischen den einzelnen Wörten

         end loop;

                  wait;

     end process;

Q:

Was ist bei Steuersignalen zu beachten? 

A:

Default außerhalb von Finite State Machine zu setzten damit immer nur eine Takt lang das gesetzte Signal gesetzt ist und nicht aus versehen  länger 

Q:

Wie kann die Latenzzeit verkürzt werden? 


A:

-Beschreibung der Ausgänge im Übergang und nicht im Einzelnen State.

-Abfrageparameter ändern. (zum Bsp nicht bis 7 zählen sondern nur bis 6) 

Q:

Was ist bei Rechenfunktionen zu beachten? 

A:

Kein /, mod, rem  nicht verwenden für Hardware nur für Simulation. 

Signed kann nicht mit  unsigned verrechnet werden da die Zahlen unterschiedlich groß sind( unsigned kein Vorzeichen => ein Bit größer als signed) 

Q:

Was ist bei Vergleichen zu beachten? 

A:

Das die zu verlgeichende Zahl auch in dem Vergleichsvektor darstellbar ist. 

signal count : unsigned (3 down to 0) ---entspricht 4 Bit

ref <= '0';

if count = 19 then

   ref<='1'; 

end if;

!!! Nie war da 19 nicht mit 4Bit darstellbar ist. 19=> 5Bit werden gebraucht. 

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