DT at TU Darmstadt

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SystemVerilog Syntax

-Unterscheidet Groß- und Kleinschreibung

-Bezeichner für Modul und Signalnamen dürfen nicht mit Ziffern anfangen

- Anzahl von Leerzeichen / Tabs egal

-Kommentare:

// -> ganze Zeile

/* ... */ mehrere Zeilen

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Latenz

Zeit von der Eingabe eines Datensatzes bis zur Ausgabe des zugehörigen Ergebnisses

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Mealy-Automat

Ausgaben stehen auf den Übergängen (Kanten)

-> besser wenn Ausgaben kurzfristige Aktionen ausführen

-> reagiert schneller auf Änderungen der Eingabe

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Shifter

-> A um B Stellen nach links/rechts verschieben

-Strategien zum Auffüllen der Stellen:

1. logischer Rechts- oder Linksshift : Auffüllen mit Nullen

2. umlaufender Rechts oder Linksshift: Auffüllen mit den aus der anderen Seite rausfallenden Bits

3.arithmetischer Rechtsshift: Auffüllen mit Vorzeichen des als Zweierkomplement interpretierten Dateneingangs (Entspricht division durch 2^B)

4. arithmetischer Linksshift: Auffüllen mit Nullen (Multiplikation mit 2^B)

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Durchsatz

Anzahl von Datensätzen die pro Zeileneinheit bearbeitet werden können

--> Wird durch Parallelität erhöht

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Min bzw Maxterm von:

xOr Eingang: A,B

Ausgang: Y =

A xOr B oder (A+B)(nA+nB)

Zusatz: Repräsentiert die Anzahl der Einsen in Eingängen (modulo 2)

paritätsfunktion besteht aus vielen xOr

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Min bzw Maxterm von:

Buffer Eingang: A

Ausgang: Y =

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Implikant

Produkt von Literalen

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nMOS

Gate = 0: ausgeschaltet

Gate = 1: eingeschaltet

Substrat für Source und Drain: Typ n (freie Ladungsträger = Elektronen, dotierte Elemente: Arsen Phosphor)

-> leiten 0en gut

Substrat für umfeld: Typ p (freie Ladungsträger = Löcher, dotierte Elemente Bor und Gallium)

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Min bzw Maxterm von:

And Eingang: A, B

Ausgang: Y =

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Min bzw Maxterm von:

Or Eingang: A,B

Ausgang: Y =

A+B

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Moore'sches Gesetz

Alle 18 Monate verdoppelt sich die Anzahl der Transistoren auf einem Chip

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